Kirin 9050 Pro die shot hé lộ điều gì?
Những hình ảnh die shot được Kurnal Insights công bố cho chip HiSilicon Hi36E0, được các nguồn công nghệ nhận diện là Kirin 9050, mang lại cái nhìn trực quan hơn về cách Huawei triển khai LogicFolding. Điểm đáng chú ý không nằm ở việc cố gắng nhồi toàn bộ thành phần lên một mặt phẳng silicon, mà ở cấu trúc hai die được xếp chồng theo chiều dọc.
Các phân tích hiện có mô tả một die đảm nhiệm phần lớn chức năng tính toán, trong khi die còn lại tập trung vào SRAM và bộ nhớ đệm. Hai lớp silicon có kích thước được báo cáo khoảng 11,13 x 10,84 mm, tương đương khoảng 120,65 mm² cho mỗi die. Việc chúng được xếp chồng có nghĩa diện tích của hai lớp không thể đơn giản cộng lại để suy ra footprint của toàn bộ chip.
Giá trị quan trọng nhất của die shot không phải là chứng minh Kirin 9050 Pro sử dụng tiến trình nhỏ nhất, mà là cho thấy Huawei đang khai thác chiều thứ ba của cấu trúc chip để tăng mật độ tích hợp hiệu dụng.
Giải mã kiến trúc LogicFolding trên Kirin 9050 Pro
Từ bố trí phẳng sang xếp chồng silicon
Trong một SoC thông thường, logic xử lý, cache, SRAM và nhiều khối chức năng phải cạnh tranh diện tích trên cùng một mặt phẳng. Khi transistor ngày càng khó thu nhỏ, việc mở rộng thiết kế theo phương ngang làm tăng diện tích die và có thể kéo dài các đường liên kết giữa những khối cần trao đổi dữ liệu thường xuyên.
LogicFolding chuyển một phần bài toán sang chiều dọc. Các lớp silicon hoạt động được đặt gần nhau và kết nối bằng hệ thống liên kết mật độ cao. Cách tiếp cận này có nét tương đồng về tư duy với các công nghệ tích hợp 3D trong ngành bán dẫn, nhưng cách phân chia chức năng giữa các lớp và mật độ liên kết mới là yếu tố quyết định hiệu quả thực tế.
Logic và SRAM được đưa lại gần nhau
SRAM và cache giữ vai trò đặc biệt quan trọng đối với CPU, GPU, NPU và nhiều khối xử lý khác. Nếu dữ liệu phải di chuyển qua những đường liên kết dài, hệ thống phải trả giá bằng độ trễ và điện năng. Việc bố trí bộ nhớ đệm trên một lớp silicon riêng nhưng nằm sát lớp tính toán có thể rút ngắn một phần đường truyền vật lý.
Đây cũng là điểm cần diễn giải chính xác: LogicFolding không đơn thuần là một thuật toán “gấp transistor”. Bản chất của hướng tiếp cận được quan sát trên die shot là tích hợp 3D và phân bổ các chức năng lên những lớp silicon khác nhau, sau đó liên kết chúng với mật độ cao để hoạt động như một hệ thống thống nhất.
Hybrid bonding là mắt xích quan trọng
Các phân tích kỹ thuật về Kirin 9050 Pro mô tả hai die được ghép bằng liên kết trực tiếp mật độ cao, thường được nhắc tới dưới khái niệm hybrid bonding. So với việc kết nối các chiplet qua những đường truyền dài hơn trên package, liên kết theo chiều dọc có thể tạo ra khoảng cách truyền tín hiệu ngắn hơn giữa hai lớp.
Lợi ích tiềm năng là băng thông cao, độ trễ thấp hơn và khả năng giảm năng lượng dành cho việc di chuyển dữ liệu. Tuy nhiên, những lợi ích này không xuất hiện miễn phí: căn chỉnh hai die, quản lý nhiệt, cấp nguồn, kiểm soát sai lệch sản xuất và duy trì tỷ lệ thành phẩm đều trở nên phức tạp hơn.
Vì sao LogicFolding có ý nghĩa với Huawei?
Huawei phát triển chip trong bối cảnh khả năng tiếp cận một số thiết bị sản xuất bán dẫn tiên tiến bị hạn chế. Điều đó khiến việc chỉ chạy theo chiến lược thu nhỏ tiến trình trở nên khó khăn hơn và làm tăng giá trị của các kỹ thuật thiết kế, đóng gói cũng như tích hợp 3D.
LogicFolding vì vậy nên được nhìn nhận như một hướng bổ sung cho scaling transistor, thay vì một công nghệ có thể hoàn toàn thay thế tiến trình chế tạo tiên tiến. Nếu một thiết kế có thể đặt logic và bộ nhớ gần nhau hơn, nhà thiết kế có cơ hội cải thiện mật độ chức năng và hiệu quả truyền dữ liệu ngay cả khi từng transistor riêng lẻ không nhỏ bằng transistor trên các node dẫn đầu.
Die shot cho thấy gì và chưa thể chứng minh điều gì?
Ảnh die shot là bằng chứng vật lý hữu ích để nghiên cứu cách bố trí chip, nhưng cần phân biệt rõ giữa những gì có thể quan sát và những
kết luận cần thêm dữ liệu độc lập.
| Khía cạnh | Có thể rút ra từ phân tích cấu trúc | Cần thêm dữ liệu để xác nhận |
|---|---|---|
| Cấu trúc chip | Thiết kế sử dụng hai lớp silicon xếp chồng | Chi tiết đầy đủ của mọi khối chức năng |
| Logic và bộ nhớ | Có sự phân tách giữa lớp tính toán và lớp chứa SRAM/cache | Mức đóng góp chính xác của từng lớp vào hiệu năng |
| Diện tích | Mỗi die được báo cáo khoảng 120,65 mm² | Không thể chỉ cộng diện tích hai die để đánh giá footprint package |
| Tiến trình sản xuất | Có nhiều báo cáo về các node SMIC khác nhau cho hai lớp | Huawei và SMIC chưa công khai xác nhận đầy đủ cách phân bổ node |
| Hiệu quả năng lượng | Đường liên kết ngắn hơn tạo cơ sở kỹ thuật để giảm chi phí truyền dữ liệu | Mức tiết kiệm điện thực tế cần benchmark độc lập |
LogicFolding khác gì cách thu nhỏ tiến trình truyền thống?
Scaling truyền thống tìm cách đưa nhiều transistor hơn vào cùng diện tích chủ yếu bằng cách cải tiến quy trình chế tạo. LogicFolding giải quyết bài toán ở một lớp khác: tổ chức lại vị trí vật lý của các thành phần và tận dụng không gian theo chiều dọc.
| Tiêu chí | LogicFolding | Scaling tiến trình truyền thống |
|---|---|---|
| Hướng tối ưu chính | Tích hợp 3D và phân bổ chức năng giữa các die | Thu nhỏ transistor và các đặc trưng của tiến trình |
| Mật độ hiệu dụng | Tăng nhờ khai thác chiều dọc | Tăng chủ yếu nhờ transistor nhỏ hơn |
| Đường truyền dữ liệu | Có thể rút ngắn giữa các khối nằm đối diện theo chiều dọc | Phụ thuộc mạnh vào floorplan và hệ thống interconnect trên die |
| Thách thức | Bonding, nhiệt, căn chỉnh, nguồn và yield | Quang khắc, vật liệu, thiết bị chế tạo và chi phí node mới |
Hai chiến lược này không loại trừ nhau. Trong ngành bán dẫn hiện đại, tiến trình chế tạo tiên tiến, thiết kế kiến trúc và công nghệ đóng gói ngày càng được kết hợp để cải thiện performance per watt thay vì chỉ chạy đua bằng một thông số nanomet.
Những lợi ích tiềm năng của LogicFolding
- Tăng mật độ tích hợp hiệu dụng: Xếp chồng các lớp silicon cho phép bố trí nhiều chức năng hơn trong footprint theo phương ngang mà không bắt buộc mọi transistor phải được thu nhỏ tương ứng.
- Rút ngắn đường truyền tín hiệu: Những khối thường xuyên trao đổi dữ liệu có thể được đặt gần nhau theo chiều dọc, qua đó giảm khoảng cách của một số kết nối quan trọng.
- Cải thiện hiệu quả năng lượng: Truyền dữ liệu là một nguồn tiêu thụ năng lượng đáng kể trong chip hiện đại. Đường truyền ngắn hơn tạo điều kiện giảm năng lượng cho một số hoạt động giao tiếp nội bộ.
- Tăng băng thông giữa các lớp: Liên kết mật độ cao giữa logic và SRAM có tiềm năng cung cấp băng thông lớn hơn so với những cấu trúc phải truyền dữ liệu qua khoảng cách dài.
- Tận dụng tốt hơn công nghệ sản xuất hiện có: Tích hợp 3D mở thêm một hướng nâng cấp thiết kế khi khả năng chuyển sang node chế tạo mới bị giới hạn.
Đổi lại là bài toán nhiệt, yield và chi phí sản xuất
Xếp chồng silicon cũng tạo ra những thách thức mà ảnh die shot không thể trả lời đầy đủ. Hai lớp hoạt động nằm sát nhau có thể làm bài toán tản nhiệt khó hơn, đặc biệt khi CPU, GPU hoặc NPU vận hành ở tải cao trong thời gian dài.
Yield cũng là biến số đáng chú ý. Một hệ thống gồm nhiều die và hàng loạt kết nối mật độ cao đòi hỏi quy trình chế tạo, kiểm thử và bonding chính xác. Lỗi trên một lớp hoặc tại giao diện kết nối có thể ảnh hưởng đến thành phẩm cuối cùng, khiến chi phí sản xuất phụ thuộc không chỉ vào diện tích silicon mà còn vào tỷ lệ thành công của toàn bộ chuỗi tích hợp.
Vì vậy, khả năng thương mại hóa LogicFolding không nên được đánh giá chỉ bằng benchmark đỉnh. Hiệu suất duy trì, mức tiêu thụ điện, nhiệt độ, yield và chi phí trên mỗi chip đạt chuẩn mới là những chỉ số quan trọng để xác định hiệu quả kinh tế của kiến trúc này.
Cần thận trọng với thông tin về tiến trình N+2 và N+3
Một số báo cáo cho rằng lớp logic của Kirin 9050 Pro sử dụng tiến trình N+3 của SMIC, trong khi lớp SRAM sử dụng N+2. Tuy nhiên, đây chưa nên được trình bày như thông số đã được Huawei hoặc SMIC xác nhận chính thức. Die shot có thể cung cấp nhiều dấu hiệu về cấu trúc vật lý, nhưng việc xác định chính xác node chế tạo thường cần phân tích sâu hơn ở cấp transistor và quy trình.
Đây là điểm quan trọng khi đánh giá các thông tin kỹ thuật mới xuất hiện: cần tách dữ liệu quan sát được, thông số do nhà sản xuất công bố và suy luận của bên thứ ba. Cách tiếp cận này giúp tránh biến một báo cáo teardown thành kết luận tuyệt đối.
Kirin 9050 Pro cho thấy cuộc đua chip đang thay đổi
Kirin 9050 Pro die shot đáng chú ý không phải vì nó chứng minh việc thu nhỏ transistor đã hết vai trò, mà vì nó minh họa một xu hướng rộng hơn của ngành bán dẫn: hiệu năng ngày càng phụ thuộc vào sự phối hợp giữa tiến trình chế tạo, kiến trúc, bộ nhớ, interconnect và công nghệ đóng gói.
LogicFolding cho thấy Huawei đang tìm cách khai thác tích hợp 3D để giải quyết một phần những giới hạn của scaling theo phương ngang. Nếu các lợi ích về độ trễ, băng thông và hiệu quả năng lượng được xác nhận qua thử nghiệm độc lập, kiến trúc này có thể trở thành một hướng kỹ thuật đáng theo dõi trong các thế hệ Kirin tiếp theo.
Kết luận
Những hình ảnh Kirin 9050 Pro die shot giúp LogicFolding trở nên cụ thể hơn: thay vì chỉ là một thuật ngữ kiến trúc, chúng cho thấy cấu trúc hai die xếp chồng với logic và SRAM/cache được phân bổ trên các lớp silicon khác nhau. Đây là cách tiếp cận có cơ sở kỹ thuật để tăng mật độ tích hợp hiệu dụng và rút ngắn một số đường truyền dữ liệu mà không chỉ phụ thuộc vào việc thu nhỏ transistor.
Dù vậy, die shot chưa đủ để kết luận LogicFolding vượt trội hơn các SoC sản xuất trên node tiên tiến. Hiệu năng trên watt, nhiệt độ, yield, chi phí và benchmark độc lập vẫn là những dữ liệu cần thiết. Giá trị lớn nhất của Kirin 9050 Pro ở thời điểm hiện tại là cho thấy tích hợp 3D đang trở thành một phần ngày càng quan trọng trong chiến lược phát triển chip hiệu năng cao.